VLSI/Tools (1) 썸네일형 리스트형 [Verilog] test bench 에서 fsdb file 생성 fsdb (fast signals database) file 은 waveform viewer 로 debugging 또는 power analysis tool 에서 estimation 하는데 사용하는 등, VLSI (Very Large Scale Integration) 개발에 많이 사용된다. test_bench.v 에 다음과 같이 $fsdbDumpfile system task 를 호출하고, Synopsys 社 의 VCS (Verilog Compiler Simulator) tool 을 이용하면, fsdb file 을 생성할 수 있다. initial begin // Name of fsdb file is "dump.fsdb" $fsdbDumpfile("dump.fsdb"); // In this case, DUT .. 이전 1 다음